[单选题] FPGA中的嵌入式处理器一般情况下可以使用状态机模式、单片机模式和

1、[主观题]【编程题】用VerilogHDL描述一一个模块，使其可以根据控制信号进行输入信号的相加或者相减操作，以实现半加器或半减器。
具体要求
(1)输入待运算的信号:ain,bin,这两个信号的位宽均为1。
(2)输入的控制信号: control,该信号的位宽为1
当 control=1‘’b1,进行ain-bin的运算,
当 control=1b0,进行ain-bin的运算
(3)输出信号
Cout:表示本位的和或者差
CQ:表示向高位的进位或者借位

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2、[主观题]【程序分析题】分析下面的Verilog HDL程序，回答问题。
module test1 (inI, in2, in3, in4, sel,_____);
input [1: 0] in1, in2, in3. in4
input [1: 0] sel;
output [1: 0] data_ out
____[1: 0] data_ out;
always @(in1 or in2 or in3 or in4 or sel)
case(sel)
2'b00: data_out <=in1
2'b01: data_ out < in2
2'1b10: data_ out < in3
2'b11: data_ out <= in4
default: data_ out < in1;
______
endmodule
(1)完成程序填空
(2)分析该模块的功能，根据输入信号得到相应的输出信号，完成题表。

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3、[主观题]【简答题】什么是EDA技术？

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4、[主观题]【简答题】Multisim提供的分析方法有哪些？基本分析方法有哪些？

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5、[主观题]【简答题】什么是PCB？PCB设计的主要步骤是有哪些？

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