[主观题] 【程序分析题】分析下面程序，画出该程序综合后的电路。
module test2(in, clk, yout);
Input in, clk；
output yout；
reg s1, q2;
always@( posedge clk)
begin
s1<=q2;
q2<-=s1& in:
end
assign yout=~q2;
endmodule

1、[主观题]【程序分析题】分析下面的Verilog HDL程序，回答问题。
module test1 (inI, in2, in3, in4, sel,_____);
input [1: 0] in1, in2, in3. in4
input [1: 0] sel;
output [1: 0] data_ out
____[1: 0] data_ out;
always @(in1 or in2 or in3 or in4 or sel)
case(sel)
2'b00: data_out <=in1
2'b01: data_ out < in2
2'1b10: data_ out < in3
2'b11: data_ out <= in4
default: data_ out < in1;
______
endmodule
(1)完成程序填空
(2)分析该模块的功能，根据输入信号得到相应的输出信号，完成题表。

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2、[主观题]【简答题】VHDL中有哪3种数据对象？详细说明它们的功能特点以及使用场所。

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3、[主观题]【简答题】用开发软件如MAX+PLUSⅡ进行EDA设计的基本过程及与传统电子设计的区别？

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4、[主观题]【简答题】VHDL的基本结构及每部分的基本功能？

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5、[主观题]【简答题】简述Multisim电路仿真过程的主要步骤。

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